Lapor kawan, VS edisi Roffi

Nama yang setopik : Teuku Muhammad Roffi, Nur Ahmadi

Tempat                        : Versatile Silicon Technology

Topik                            : Verification

It’s been along time!

Saya mendapat kesempatan kerja praktik di versatile silicon technology (VS). VS merupakan perusahaan yang bergerak di bidang desain Integrated Circuit memfokuskan diri pada pengembangan system on chip. Pahamlah ya kita semua, VS sekarang lagi jor-joran bikin Indonesia mandiri wimax (baca aja http://yansyafriDOTblogspotDOTcom/2008/01/vsilicon-versus-raksasa-intelDOThtml)

Suasana

Nyaman banget, di perumahan gitu, homie.. Makan siang, makan malem bareng bareng, suasana kekeluargaannya juga kental… Tapi jangan salah, kerjaannya hmm. Kayanya g ada di kuliah, check the overview.

Overview

Pada kesempatan ini saya mendapat bagian bekerja di bidang verifikasi desain. Secara umum, verifikasi merupakan hal yang sangat penting dalam desain chip. Tercatat 52 % produksi chip bermasalah karena kesalahan fungsional. Suatu hal yang mungkin sederhana namun krusial dalam kompleksitas chip yang sangat tinggi.

Divide and Conquer! Inilah jargon yang digunakan dalam proses verifikasi. Kompleksitas chip yang tinggi dibagi-bagi menjadi potongan-potongan kecil sistem sehingga verifikasi dapat dilakukan secara bertahap dari sistem-sistem yang kecil. Verifikasi sendiri terdiri dari berbagai langkah, hal ini bergantung pada standar yang dipergunakan. Dalam verifikasi chip terdapat setidaknya 5 langkah verifikasi. Langkah-langkah verifikasi tersebut adalah “functional verification”, “assertion based verification”, “Lint Checking”, “Formal checking”, dan “ATPG (Automatic Test Pattern Generator)”.

Verifikasi fungsional merupakan tahap membandingkan hasil pada simulator fungsional (dalam hal ini umum digunakan MATLAB) dengan hasil dari simulator hardware (dalam hal ini umum digunakan modelsim). Verifikasi fungsional dilakukan secara bertahap terdiri dari verifikasi modular, group, system, dan akhirnya chip.

Assertion based verification merupakan kumpulan pemeriksaan chip berdasarkan batasan-batasan tertentu (constrain checking) yang ditentukan berdasarkan parametrisasi kinerja yang diharapkan.

Lint checking merupakan tahap pemeriksaan sintax

Formal checking merupakan tahap verifikasi setelah sintesis dari hardware description language menjadi rangkaian. Disini diperiksa apakah proses sintesis yang dilakukan tools sesuai dengan konsep desain awal.

Untuk kepentingan verifikasi dipergunakan berbagai tools seperti modelsim, leda (synopsis), formality, tetramax, dan dc (design compiler) yang semuanya dioperasikan dalam sistem operasi linux.

Tuh kan, pertama linux. Ini first hand to do things with linux. Belajar dari dasar banget, shell command, shell scripting dsb. Software CAD memang kebanyakan tersedia dalam OS linux, menurut instruktur saya, OS linux lebih baik dalam hal komputasi. Ini g ada di kuliah

Berikutnya file-file desain yang digunakan dalam tipe verilog, yah kalo ini lumayanlah dapet dasar dari VHDL.

Yang berikut-berikutnya lebih parah. Assertion Based Verification, Open Verification Library, Bahasa SystemC, testbench, apa  tu? Yuuhuuu, belajar keras!!